組み込み機器開発の効率化を図る、組み込みIPの一覧です。

組み込み用ASIC IP製品/IP一覧

各社開発しているカスタムASICに搭載可能なIPコアに利用可能、利用実績のある組み込み製品/IPリストです。

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ベンダー公式

Arm Cortex-A9 ソフトウェア開発実践講座

株式会社DTSインサイト

本コースは、Arm純正統合開発環境「DS-5」を使用して、Arm Cortex-A9向けの組込みプログラムを作成する際のポイントを、講義とサンプルプログラムによる実機実習を通して習得します。Arm Cortex-A9が搭載された評価ボードもプレゼントします♪ 講座内容:  ① ARM アーキテクチャイントロダクション  ② Arm コンパイラの使用方法の基礎  ③ パフォーマンス監視ユニットの使用方法  ④ Cortex-A9 マイクロプロセッサ起動プロセス  ⑤ システム起動処理演習と DS-5 の使い方(1)  ⑥ バリアについて  ⑦ ARM-v7A のキャッシュと分岐予測  ⑧ システム起動処理演習と DS-5 の使い方(2)  ⑨ メモリマネジメント  ⑩ MMU の設定演習  ⑪ 例外処理 ARM アーキテクチャ v6/v7  ⑫ 汎用割り込みコントローラプログラミング ⑬ 割り込み処理演習

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ベンダー公式

H16750S: UART with programmable FIFOs, IrDA I/F & Sync. CPU I/F

CAST, Inc.

The H16750S is a standard UART providing 100% software compatibility with the popular Texas Instruments 16750 device. It performs serial-to-parallel conversion on data originating from modems or other serial devices, and performs parallel-to-serial conversion on data from a CPU to these devices. The H16750S can be run in either 16450-compatible character mode or FIFO mode, where an internal FIFO relieves the CPU of excessive software overhead. An IrDA-compliant serial data port may be used for infrared communication.

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ベンダー公式

CSENT: SENT/SAE J2716 Controller

CAST, Inc.

The CSENT core implements a controller for the Single Edge Nibble Transmission (SENT) protocol. It complies with the SAE J2716 standard and also the industry de-facto standard Short PWM Code (SPC) protocol, and can be used for conveying data from one or multiple sensors to a centralized controller using a single SENT line.

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SVT-CS4AP2

VLSI Plus, Limited.

Serial Video Transmitter 1-4 data lanes, for multiple video sources The SVT-CS4AP2 comprises two parts: • The SVTCS4L-Core- a generic SVT-CS2 transmitter, which can be used in a variety of applications, when coupled with various Application Modules. • The SVTCS_APP_MDL_2 - an application module supporting all video formats, and up to 8 concurrent video sources. The SVT-CS4AP2 is designed to interface smoothly with commonly used CMOS Image Sensors cores, and facilitate them with CSI2 output capability. The number of supported data lanes, as well as the maximum number of concurrent video sources, are defined by the customer with the order. VLSI Plus then compiles the RTL code with the appropriate compilation switches, and the customer gets a design optimized for his or her needs.

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SoC ターンキー・ソリューション

ベリシリコン株式会社

・SoCの仕様策定、設計から試作・量産までトータルで請負設計します。 ・最適なファウンドリー、パッケージベンダー、テストハウスを選択、提案。 ・システムプロトタイプ、SoCプラットフォーム、ソフトウェアも提供。

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I3C Autonomous Slave

株式会社シルバコ・ジャパン

The I3C Autonomous Slave controller is intended for simple, data acquisition types of applications where a microprocessor is not needed to process the data. Instead, data is exchanged via a simple set of register interfaces to the application and the controller autonomously manages all of the communication to an upstream I3C Master.

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I2C/SMBUS: I2C/SMBUS Master Slave

CAST, Inc.

A serial interface controller for the Inter-Integrated Circuit (I2C) bus and the latest specification of the System Management Bus (SMBus).

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CACHE-CTRL: AHB Cache Controller

CAST, Inc.

Adds single or multilevel cache memory to originally cache-less deeply embedded processors, DSPs, or ASIPs. Improves access time and reduces bandwidth to DRAM, Flash or EEPROM memories; enables XIP without typical power or performance penalties. It provides a 32-bit slave AHB processor interface and a 32-bit master AHB interface to the memory subsystem.

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ストレージ

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The Alma Technologies JPEG-E core is a standalone and high-performance JPEG encoder for still image and video compression applications. Full compliance with the Baseline Sequential DCT mode of the ISO/IEC 10918-1 standard makes the JPEG-E core ideal for interoperable systems and devices. In addition to generating standalone Baseline JPEG streams, the core can also produce the (de-facto) standard video payload of many motion JPEG container formats. Furthermore, the bandwidth constrained applications can benefit from the optionally included constant bitrate video rate control block. The core is designed with simple, fully flow-controllable and FIFO-like, streaming input and output interfaces. Being carefully designed, rigorously verified and silicon-proven, the JPEG-E is a reliable and easy-to-use and integrate IP.

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用途:
画像処理

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AHB Low Power Subsystem

株式会社シルバコ・ジャパン

The AHB Low Power Subsystem is an AMBA® based system that is useful as the basic digital infrastructure for building low power SOCs. The subsystem contains a flexible Power Management Unit that controls the power sequence of the CPU as well as the APB peripherals. The PMU can easily be extended to control additional cores, peripherals and even mixed signal subsystems on the same SOC.

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