Blue Pearl Software, Inc. の製品・IP一覧

弊社は富士ソフトと提携し、日本市場に製品提供できることを非常に喜ばしく思います。

ベンダー公式

Automatic SDC Generation

2016/12/08

※「Automatic SDC Generation」は「Analyze RTL™」でご利用いただけるオプションツールです。(単体での販売はしておりません) ASICやFPGAには実装ツールでタイミングゴールを最適化すべきフォルスパスとマルチサイクルパスがいくつもあります。これらのパスはタイミングが誤ったクリティカルパスになりがちで、ランタイムとシステムメモリーの浪費につながります。フォルスパスの制限を追加することで、合成ツールは設計によりよい結果をもたらす必要不可欠なパスの方に集中できるようになります。 Blue Pearl社の「Automatic SDC Generation」ツール(以下、「SDC」または当製品)は設計の改変後に自動検出したフォルスパスをもとにSDCを生成します。 通常は設計内に多数のフォルスパスとマルチサイクルパスが含まれ、これら全ての合成または配置配線を行うにはコストと労力を費やすことになりますが、当製品は例外の数を制限し、クリティカルパスの情報を読み込み、複数のフォーマットの許容が可能です。

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Visual Verification Suite

2016/11/15

Blue Pearl社の「Visual Verification Suite」は信頼性の高いRTL開発を可能にする総合的な検証ツールです。 ASIC、FPGAおよびIP RTLの開発者向けツールであり、セットには「Analyze RTL™(ACEを含む)」、「Clock Domain Crossing analysis (CDC)」、「Automatic Synopsys Design Constraints (SDC) generation」を備えています。これらのツールは、設計結果の品質(QoR)を改善しながら従来のツールと比べて60倍の実行速度を実現し、リスクの削減と開発時間の短縮を実現します。「Advanced Clock Environment」は、コードを保証することでRTLシミュレーションの補完およびクロッキングインテグリティ(クロックの整合性)とともにSDCの品質を補います。RTL探索/修正を最大限効率的に行うため、「Visual Verification Suite」はかんたんなセットアップに加え、一貫性のある出力結果を得ることができ、GUIによる分析機能を持つ「Management Dashboard」もお使いいただけます。LinuxとWindows両方での動作が可能です。

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Analyze RTL™

2016/11/15

最新のASIC、SoCおよびFPGAには、メモリ、トランシーバー、他社IPおよびプロセッサ・コアと共に通常、何百万ものゲートが含まれます。RTLの問題は、検査におけるデバッグが複雑で、シミュレーションに時間がかかることです。 検証とデバッグ時間を削減するため、「Analyze RTL」はシミュレーションと論理合成の前に迅速に問題を特定し、検査時間を短縮できます。 Blue Pearl社の「Analyze RTL™」はEDAの従来の手法を改善し、より使いやすく、高性能で、検索と修正速度を高めたことにより大容量の設計検査・解決を提供する優れたLintツールによる詳しい分析と公式検証を兼ね備えています。

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Advanced Clock Environment (ACE)

2016/11/15

※「ACE」は「Analyze RTL™」に含まれる機能です。 Blue Pearl社の 「Advanced Clock Environment (ACE)」ツールはユーザーがCDCのメタスタビリティ(準安定状態)を防ぐための分析を支援する目的でRTL設計上のクロックや非同期クロックドメインクロッシングを可視化する機能を提供します。「ACE」ツールはCDC分析の前に使うことで、これまで設計者を悩ませてきた機能障害を引き起こしたり、検出しずらかったCDCの問題を解決します。「ACE」を用いることで設計者は意図していない領域にあるクロックを的確に見つけることができ、徹底的なCDC分析の前に修正することができます。

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Clock Domain Crossing (CDC)

2016/11/15

※「CDC」は「Analyze RTL™」でご利用いただけるオプションツールです。 (単体での販売はしておりません) 「Clock Domain Crossing (CDC)」は、CDC検証におけるASIC、FPGA設計分析機能を提供します。 ・メタスタビリティの原因となるCDCの同期化がとれていない箇所を指摘します。 ・CDC同期の種別判断を行います。 ・IPモデルの複雑性を緩和させ、有用性のあるモデルを作成させるIPブロックのモデリング能力があります。 ・解りやすいレポートおよび回路図をあげ、CDC同期のデバッグを行います。 ・クロックとFPGAクロックジェネレータを検知することで設定が容易です。

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