Aldec, Inc. の製品・IP一覧

ベンダー公式

Active-HDL

2018/01/15

Active-HDLはWindowsで動作するチーム環境向けFPGAデザイン作成およびシミュレーションの統合ソリューションです。Active-HDLの統合デザイン環境(IDE)には、完全なHDLおよびグラフィカル・デザインツールとRTL/ゲートレベルの混合言語シミュレータがあり、FPGAデザインを短期間で開発から検証までできるようになっています。

  • MW
  • Drv
  • OS
  • FPGA
  • ASIC
  • HW M
  • 評ボ
  • 評環
  • 開環
用途:
通信(有線)
通信(無線)
ストレージ
画像処理
音声処理
演算処理

カテゴリをもっと見る

ベンダー公式

Riviera-PRO

2018/01/15

Riviera-PROは、次世代の最先端FPGAやSoCを制作するエンジニアの検証ニーズに対応します。テストベンチ生産性の最大化、再利用、高性能シミュレーション・エンジンとデバッグ機能を様々な抽象レベルで統合することによる自動化、さらには最新言語と検証ライブラリ規格のサポートなどが、Riviera-PROで実現できます。

  • MW
  • Drv
  • OS
  • FPGA
  • ASIC
  • HW M
  • 評ボ
  • 評環
  • 開環
用途:
通信(有線)
通信(無線)
ストレージ
画像処理
音声処理
演算処理

カテゴリをもっと見る

ベンダー公式

ALINT-PRO

2018/01/15

ALINT-PROはRTLと合成後のシミュレーション・ミスマッチ、合成に最適なコーディング、クロックドメイン検証、下流デザイン工程での問題回避、ポータビリティと再利用を考慮したコーディングなどを中心に、RTLコードを解析する検証ソリューションです。デザインの早期段階で重大なデザインの問題点を見つけ出し、設計時間の大幅短縮に貢献します。

  • MW
  • Drv
  • OS
  • FPGA
  • ASIC
  • HW M
  • 評ボ
  • 評環
  • 開環
用途:
通信(有線)
通信(無線)
ストレージ
画像処理
音声処理
演算処理

カテゴリをもっと見る

ベンダー公式

HES-DVM

2018/01/15

HES-DVMは全自動・スケーラブルなSoC/ASICデザイン向けハイブリッド検証環境です。SCE-MIやTLMなど最新の協調エミュレーション規格と最新のFPGAテクノロジを活かして、デザインのハードウェア・プロトタイプを早期に準備できるようになります。RTL精度を持つ高抽象度のコードと高速化機能の高いSoCエミュレーション・モデルを開発・検証できるようになります。

  • MW
  • Drv
  • OS
  • FPGA
  • ASIC
  • HW M
  • 評ボ
  • 評環
  • 開環
用途:
通信(有線)
通信(無線)
ストレージ
画像処理
音声処理
演算処理

カテゴリをもっと見る

ベンダー公式

HES Boards

2018/01/15

HESは、SoC/ASICプリシリコンプロトタイピングソリューション、およびアルゴリズムアクセラレーションのハイパフォーマンスコンピューティング(HPC)プラットフォームです。これらのボードは、最大クラスのVirtex-7およびVirtex UltraScale FPGAをベースにしており、シングルまたはマルチFPGA構成で表示されています。

  • MW
  • Drv
  • OS
  • FPGA
  • ASIC
  • HW M
  • 評ボ
  • 評環
  • 開環
用途:
通信(有線)
通信(無線)
ストレージ
画像処理
音声処理
演算処理